Halbleiterfertigung TSMC bereitet A16-Prozesstechnologie, SoW und mehr vor

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Im Rahmen des North America Technology Symposiums haben die Verantwortlichen von Chip-Hersteller TSMC die Technologien der näheren Zukunft vorgestellt, die vom Unternehmen implementiert werden. Dazu zählen die A16-Technologie für 1,6-nm-Chips, System-on-Wafer als Packaging-Technik und die möglichen Vorteile einer Rückseitenstromlösung.

Bekanntermaßen ist Taiwan Semiconductor Manufacturing Company, TSMC, eines der größten und führenden Unternehmen in der Halbleiterindustrie. Entsprechend treibt der Konzern technologische Innovationen voran, um seine Vorreiterrolle zu sichern und auszubauen. Jährlich veranstaltet TSMC mehrere Symposien, in deren Rahmen Entwickler, Forscher, Unternehmer und mehr die Möglichkeiten haben, sich auszutauschen.

Eines dieser Symposien, das dreißigste seiner Art allein in Nordamerika (TSMC North American Technology Symposium), fand am 24. April 2024 statt und die Verantwortlichen von TSMC nutzten die Veranstaltung, um über zahlreiche Technologien zu sprechen, die in den kommenden Jahren in der Chip-Fertigung des Unternehmens Einzug halten. Am spannendsten ist TSMCs A16-Technologie für fortschrittliche 1,6-nm-Chips, für die Nanosheet-Transistoren und eine Rückseitenstromversorgung namens Super Power Rail zum Einsatz kommen.

A16: Teuer und anders?

Nanosheet-Transistoren kommen auch bei den bald startenden 2-nm-Prozessen (N2, N2P und N2X) von TSMC zum Einsatz. Die weitere spannende Neuerung für die 1,6-nm-Prozesse ist ein hoch entwickeltes Netz für die Stromversorgung auf der Rückseite namens Super Power Rail, das spezifisch für Künstliche Intelligenz und HPC entworfen wurde. Die Kombination aus Super-Power-Rail-Architektur und Nanosheet-Transistoren wird voraussichtlich 2026 in Produktion gehen und verspricht künftigen Kunden einiges.

Aus Sicht von TSMC sollen mit der A16-Prozesstechnologie Logikdichte und Leistung verbessert werden, weil die Routing-Ressourcen auf der Vorderseite den Signalen gewidmet sind. „Im Vergleich zum N2P-Prozess von TSMC bietet der A16 eine acht- bis zehnprozentige Geschwindigkeitssteigerung bei gleicher Vdd, eine 15- bis 20-prozentige Reduzierung des Stromverbrauchs bei gleicher Geschwindigkeit und eine bis zu 1,10-fache Verbesserung der Chipdichte für Produkte für Rechenzentren.“ In der Branche verspricht man sich eine sieben- bis zehnprozentige Erhöhung der Transistordichte.

Rückseitenstromversorgung (Backside Power Delivery Network oder kurz BSPDN) wird in zukünftigen Prozesstechnologien implementiert, um die Transistordichte und die Stromversorgung zu verbessern, was wiederum die Leistung steigert. TSMCs Super Power Rail verbindet das rückseitige Stromversorgungsnetzwerk mit den Transistoren und reduziert den Widerstand für maximale Leistung und Energieeffizienz. Aus Produktionssicht soll dies eine der komplexesten BSPDN-Implementierungen und komplexer als Intels Power Via sein.

„Möglicherweise hat sich TSMC gegen die Rückseitenstromversorgung für die N2P- und N2X-Prozesstechnologien entschieden, da dies die Produktion erheblich verteuern würde. Indem das Unternehmen nun einen 1,6-nm-Knoten mit GAA-Nanosheet-Transistoren und SPR sowie einen 2-nm-Knoten mit GAAFETs (Gate-All-Around-Field-Effect-Transistor) anbietet, konkurrieren sie nicht direkt miteinander, sondern bieten unterschiedliche Vorteile für verschiedene Kunden“, analysiert Anton Shilov von Tom's Hardware.

N4C-Fertigungstechnologie und System-on-Wafer

Ebenfalls angekündigt wurde die N4C-Fertigungstechnologie, eine Erweiterung der bisherigen N4P-Fertigung, die mit einer Reduzierung der Die-Kosten um bis zu 8,5 Prozent und einem geringeren Adoptionsaufwand daherkommt. Die Volumenproduktion ist für das Jahr 2025 geplant. „N4C bietet effiziente Basis-IP und Designregeln, die vollständig mit der N4P-Technologie kompatibel sind.“

Neben CoWoS (Chip on Wafer on Substrate) als Verpackungstechnologie für ICs und System on Integrated Chip (SoIC) als 3D-Stapelmethode sowie deren Kombination zum integrierten System-in-Package (SiP), möchte TSMC mit System-on-Wafer (SoW) eine neue Option bieten. Damit lässt sich eine große Anzahl von Dies auf einem 300-mm-Wafer platzieren, was mehr Rechenleistung und weniger Platzverbrauch ermöglicht.

„Das erste SoW-Angebot von TSMC, ein reiner Logik-Wafer auf Basis der Integrated Fan-Out (InFO)-Technologie, ist bereits in Produktion. Eine Chip-on-Wafer-Version, die CoWoS nutzt, soll 2027 fertig sein und die Integration von SoIC, HBM und anderen Komponenten ermöglichen. Somit entsteht ein leistungsstarkes System auf Waferebene, dessen Rechenleistung mit der eines Server-Racks im Rechenzentrum oder sogar eines ganzen Servers vergleichbar ist“, verspricht TSMC.

Stapeln und verpacken

Damit noch nicht genug der Ankündigungen vom North America Technology Symposium. TSMC entwickelt die „Compact Universal Photonic Engine“-Technologie (COUPE) zur Unterstützung des explosionsartigen Wachstums der Datenübertragung im Zuge des KI-Booms. COUPE verwendet die SoIC-X-Chip-Stacking-Technologie, um einen elektrischen Chip auf einem Photonischen zu stapeln. Dies bietet die niedrigste Impedanz an der Chip-zu-Chip-Schnittstelle und eine höhere Energieeffizienz als herkömmliche Stapelmethoden. TSMC plant, COUPE bis 2025 für kleine Formfaktor-Steckverbinder zu qualifizieren und die Integration in CoWoS-Verpackungen als Co-Packaged Optics (CPO) bis 2026 voranzutreiben, um optische Verbindungen direkt in das Paket zu bringen.

Und im Bereich der Automobilindustrie setzt TSMC weiterhin auf die Entwicklung von Lösungen für Advanced Packaging, um den Bedarf an mehr Rechenleistung zu decken, der den Sicherheits- und Qualitätsanforderungen der Straße entspricht. TSMC entwickelt InFO-oS- und CoWoS-R-Lösungen für Anwendungen wie Fahrerassistenzsysteme (ADAS), Fahrzeugsteuerung und Fahrzeugzentralcomputer und zielt auf eine AEC-Q100 Grade 2-Qualifizierung bis zum vierten Quartal 2025 ab. Alle Informationen finden Sie in der Mitteilung von TSMC. (sb)

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