Interview: Chipfertigung mit High-NA-EUV „Die komplexen Probleme der Chipfertigung lassen sich nur gemeinsam lösen“

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Wie muss sich die Halbleiterindustrie entwickeln, um nicht nur die technologischen Anforderungen zukünftiger Märkte zu erfüllen, sondern gleichzeitig ihre Auswirkungen auf die Umwelt drastisch zu reduzieren? Ein Gespräch mit Steven Scheer, Senior Vice President Advanced Patterning, Process and Materials bei Imec.

Im Interview mit ELEKTRONIKPRAXIS erklärt Steven Scheer, Senior Vice President von Advanced Patterning, Process and Materials bei Imec, die Herausforderungen und Innovationen, die den Bereich der Strukturierung (Patterning) von Substraten in der Chipfertigung kurz- und langfristig prägen werden. Kernkomponenten dabei sind die breite Einführung der Extrem-Ultraviolett-Lithografie (EUVL) mit hoher NA, das Aufkommen neuer Konzepte für Speicher- und Logikbauteile und die Notwendigkeit, die Umweltauswirkungen der IC-Herstellung deutlich zu reduzieren.

Gemeinsam mit ASML, dem bis dato weltweit einzigen Hersteller von EUV-Scannern, baut Imec derzeit eine High-NA-EUV-Pilotanlage in Antwerpen auf. Darin kommt der weltweit erste verfügbare High-NA-Scanner zum Einsatz. Gemeinsam errichten die Partner zudem das High NA EUV Lab, das den Hauptakteuren des Ökosystems eine effektive Kooperationsplattform bieten soll. Denn Scheer ist überzeugt: Nur wenn alle Player – vom Materialhersteller über Maschinenbauer bis hin zum Chiphersteller – zusammen an einem Strang ziehen, sind die vielfältigen und schwierigen Probleme auf dem Gebiet der Chipfertigung zu meistern. Das Labor soll die schnellstmögliche industrielle Einführung und den Ramp-up der High NA EUV-Lithografie erleichtern.

Herr Scheer, das Patterning, also die lithografische Strukturierung von Wafersubstraten, ist der zentrale Prozessschritt in der Chipfertigung. Was tut sich hier, und was ist in den nächsten zwei Jahren zu erwarten?

Steven Scheer: Die Extrem-Ultraviolett-Lithografie, kurz EUVL, ist seit 2019 in der Großserienproduktion von Logikchipproduzenten im Einsatz. Auch Unternehmen für dynamischen, wahlfreien Zugriffsspeicher, den DRAMs, sind zunehmend an der Einführung von EUVL interessiert. Dies konnte nur dank des enormen Einsatzes und Engagements von ASML geschehen: Mit seinen Lithografie-Scannern hat ASML die Grenzen der Technologie weit über das hinausgeschoben, was viele für möglich hielten. Die nächste Evolutionsstufe ist die Einführung von EUVL mit hoher Numerischer Apertur von 0,55, kurz High NA 0,55. Damit ist es möglich, Half-Pitch-Imaging bis hinunter zu 8 Nanometer zu ermöglichen.

Imec und ASML richten ein High NA EUV Lab ein, also eine Pilotlinie für diese Technik. Damit unterstützen wir ihre Einführung: Chipherstellern erhalten frühzeitig die Möglichkeit, mit High NA EUVL zu experimentieren und ihre Prozesse auf Basis dieser Technik zu entwickeln. Gleichzeitig arbeiten wir mit Anbietern von Strukturierungsanlagen und -materialien zusammen, die zum Ökosystem gehören. So bereiten wir EUV-Resistmaterialien, Unterschichten, Trockenätzung, Fotomasken, Auflösungsverbesserungstechniken (RET) und Messtechniken für das High NA EUV Lab vor.

Was werden denn die nächsten Schritte bei der Einführung von High-NA-Lithografie sein?

Oberste Priorität hat die Verfügbarkeit von High-NA-Systemen. ASML und Zeiss machen enorme Fortschritte bei der Integration aller Module und optischen Komponenten. Viele der bahnbrechenden Entwicklungen wurden zu prozessbezogenen Aspekten für die Einführung von EUV mit niedriger NA entwickelt. Daher sind weitere Innovationen erforderlich, um EUV mit hoher NA effektiv einzuführen.

Neben dem High-NA-Tool hat die Entwicklung von EUV-Fotoresisten weiterhin eine sehr hohe Priorität von Imec in Zusammenarbeit mit unseren Ökosystempartnern. High NA EUVL wird die Auflösung erneut verbessern, so dass noch kleinere Strukturgrößen als bisher möglich sein werden – trotz geringerer Tiefenschärfe. Dies führt zu einer Verringerung der Schichtdicke, was die Implementierung neuer Resists und Unterschichten erfordert, um die EUV-Absorption und den Mustertransfer beim Ätzen zu optimieren.

„Wir müssen die Auswirkungen der Stochastik minimieren“

Darüber hinaus müssen wir eine kontinuierliche Verbesserung der stochastischen Rauheit und im Extremfall sogar Ausfälle bei EUV-strukturierten Fotolacken vorantreiben – ein Phänomen, das wir vor ein paar Jahren entdeckt haben. Historisch gesehen wird die Leistung der Fotolackstrukturierung durch die Auflösung, die Linienkantenrauheit (LER) oder die lokale CD-Uniformität (LCDU) und die Empfindlichkeit ausgedrückt – auch bekannt als die RLS-Parameter.

Angesichts der Bedeutung, die der Stochastik beigemessen wird, wird die Strukturierungsleistung heute bereits im frühen Entwicklungsstadium mit einem vierten Parameter, dem Ausfall, bewertet. Dieser spiegelt die durch die Stochastik begrenzte Prozessfenstergröße wider. Wir sind davon überzeugt, dass es Lösungen gibt, die die von den Fotolacksystemen verursachten stochastischen Fehler abschwächen und das Prozessfenster vergrößern, während gleichzeitig die Dosis gesenkt wird. Gemeinsam mit unseren Partnern wollen wir diese neuen Technologien im High NA EUV Lab demonstrieren.

Die Verringerung der Strukturgröße und der Lackdicke wird sich auch auf die Messtechnik auswirken. Neben der Printing-Performance kann sich die drastische Verkleinerung der Abmessungen auch negativ auf die Genauigkeit und Präzision und damit auf die Mess- und Prüfleistung auswirken.

Sie sprechen Fotolacke und -resistsysteme an: Stellt die EUV-Technik besondere Anforderungen daran? Welche Rolle spielt Imec in diesem Zusammenhang?

Um die Probleme zu lösen, die durch die chemische Stochastik – das ist eine andere Stochastik als der sogenannte Shot Noise – entstehen, die durch herkömmliche gemischte Mehrkomponenten-Fotoresistsysteme verursacht werden, werden neue Materialien entwickelt. Beispiele hierfür sind metallhaltige Resists oder Einkomponentenresists. Das Imec unterstützt die Materiallieferanten bei der Entwicklung neuer Konzepte und bei der Bewertung kritischer Aspekte wie Kontaminationsrisiken und Herausforderungen bei der Prozessintegration.

Neuartige EUV-Resistsysteme mit hoher NA können nicht in isolierten Silos entwickelt werden: Eine gemeinsame Optimierung mit technischen Unterschichten, neuartigen Hartmasken und hochselektiven Ätzprozessen ist erforderlich, um die beste Leistung zu erzielen. Imec hat dafür eine neue Toolbox entwickelt, die dabei helfen soll, die Eigenschaften von Resist und Underlayern aufeinander abzustimmen. Durch Material-Screening, Studien zur Anpassung der Oberflächenenergie, physikalische Materialcharakterisierung und Interface-Engineering können aufgeschleuderte oder abgeschiedene Unterlagsschichten zusammen mit dem Fotolack entwickelt werden. Ziel ist es, die Skalierung der EUV-Strukturierung mit optimierter LER, Empfindlichkeit und Defektivität zu ermöglichen.

„Einblicke in das Verhalten von Resisten und Unterschichten unter EUV-Belichtung“

Wir haben eine Infrastruktur zur Charakterisierung von Strukturierungsmaterialien eingerichtet, die wir Attolab nennen. Sie hilft uns, weitere Einblicke in das Verhalten von Resisten und Unterschichten unter EUV-Belichtung zu erhalten und die Materialentwicklung zu beschleunigen. Heute können der Absorptionskoeffizient und die schichtaufgelösten strukturellen Eigenschaften von dünnen Schichten und Stapeln mit Radiometrie und Reflektometrie untersucht werden, Techniken, die den Partnern im Attolab zur Verfügung stehen.

Je kleiner die zu belichtenden Strukturen, desto größer ist der Einfluss der Masken auf das Ergebnis. Welche Entwicklungen sind hier zu beobachten?

In der Entwicklung von Fotomasken gibt es mehrere neue Entwicklungen. Um die EUV-Belichtungsdosis zu senken, werden Masken mit sogenannten Low-n-Absorbern intensiv untersucht, da sie Luftintensitätsprofile mit hohem Kontrast (oder NILS) bei niedriger Belichtungsdosis erzeugen. Bei Imec sind wir auch besorgt über die Stochastik der Wafer und die 3D-Effekte der Maske – das heißt Verzerrungen des Luftbildes, die mit der 3D-Topographie der Maske zusammenhängen. Stochastische Ausfälle auf Waferebene haben viele Ursachen, von denen die Maskenvariabilität eine ist. Um dieses Problem anzugehen, untersuchen wir, welche Arten von Maskenvariabilität einschließlich unterschiedlicher Rauheit anfälliger für erhöhte Stochastik auf Waferebene sind. Ziel ist, aktualisierte Masken- und Blank-Spezifikationen vorzuschlagen.

Außerdem werden EUVL-Scanner mit hoher NA anamorphe Linsen verwenden, die eine ungleiche Vergrößerung in x- und y-Richtung bieten. Diese Anamorphose erfordert ein Field Stitching auf Waferebene, um die gleiche Feldgröße wie bei der herkömmlichen optischen Lithographie zu erreichen. Beim Wafer Field Stitching kommt der Qualität der Maskenfeldkante und möglichen Abhilfemaßnahmen auf Maskenebene größere Bedeutung zu.

Da ein tiefes Verständnis der Wechselwirkungen zwischen Maske und EUV-Beleuchtung immer wichtiger wird, haben wir bei Imec das gesamte Ökosystem der Maskenforschung und -entwicklung zusammengeführt. Gemeinsam mit unseren Masken- und Rohlingslieferanten unterstützen wir die Industrialisierung von Maskeninnovationen, etwa neuartige Absorber, und erforschen die Komplexität von Masken, zum Beispiel Variabilität oder Stitching, sowohl im Imec-ASML High NA EUV Lab als auch durch Modellierung.

„Es gibt keinen grundsätzlichen Hinderungsgrund für die Einführung von High NA EUVL“

Keines dieser Probleme ist ein grundsätzlicher Hinderungsgrund für die Einführung von High NA EUVL. Für eine reibungslose, rechtzeitige und kosteneffiziente Einführung von High NA EUV mit maximaler Leistung ist es jedoch von entscheidender Bedeutung, diese Herausforderungen proaktiv anzugehen und den Hauptakteuren des Ökosystems eine effektive Kooperationsplattform zu bieten. Die Hauptmotivation von Imec und ASML für die Einrichtung dieses High NA EUV-Labors, das um den ersten High NA-Scanner herum aufgebaut ist, besteht darin, die schnellstmögliche industrielle Einführung und den Ramp-up der High NA EUV-Lithografie zu erleichtern.

Der FinFET ist heute das Arbeitstier für die Fertigung von Logikchips, doch neue Transistorkonzepte stehen längst in den Startlöchern. Was ist in den nächsten zwei bis fünf Jahren zu erwarten? Und was bedeutet dies für das Patterning?

Neben den Innovationen im Bereich EUVL ergeben sich einzigartige Möglichkeiten für die Strukturierung durch die Entwicklung neuer Bauelementekonzepte für Logik und Speicher, die zunehmend die dritte Dimension nutzen.

Der komplementäre FET, kurz CFET, ist die künftige Bauelemente-Architektur, die über die Gate-All-Arround-GAA-Nanosheets hinausgeht. CFET verfolgt das Konzept, einen FET-Kanal auf einen anderen FET-Baustein zu stapeln. Die Herstellung der Bauelemente erfordert Strukturierungsschritte mit hohem Aspektverhältnis, um den aktiven Teil, das Gate, die Source-/Drain-Vertiefung sowie die M0A-Kontaktbildung in der Mitte der Leitung zu realisieren. Außerdem sind große Mengen an Materialaussparungen, wie Metall oder Dielektrikum, erforderlich. Innovationen wie die Bottom-up-Abscheidung oder die flächenselektive Abscheidung, kurz ASD, könnten eine wichtige Rolle bei der Reduzierung der Prozesskomplexität für CFET spielen. Um eine Skalierung der CFET-basierten Standardzellen von 5-Tracks auf 4-Tracks zu ermöglichen, wird das CFET-Bauelement wahrscheinlich mit einer rückseitigen Stromzufuhr integriert werden. Dieses neue Routing-Schema erfordert ein hohes Aspektverhältnis der Via-Öffnung und eine selbstausrichtende Strukturierung mit guter Selektivität für den Gate-Spacer.

Aufbruch in die dritte Dimension: 2D-DRAM wird an grundsätzliche Materialgrenzen stoßen

Im Speicherbereich basiert DRAM derzeit auf einem schmalen, hohen Kondensator als Bit-Zelle. Wenn der Pitch skaliert wird, um die Dichte zu erhöhen, wird die seitliche kritische Abmessung, kurz CD, des Kondensators weiter schrumpfen und der Kondensator muss immer höher werden, um die Kapazität konstant zu halten. Dies führt nicht nur zu Fertigungsproblemen und Ertragseinbußen, sondern wir erwarten auch, dass 2D-DRAM an grundlegende Materialgrenzen stoßen wird. Um diese Probleme zu überwinden, werden verschiedene 3D-DRAM-Entwicklungen in Betracht gezogen, und die wichtigsten Herausforderungen werden auf Modulebene angegangen.

Wir werden wahrscheinlich die Einführung neuer Materialien wie Halbleiteroxide erleben, ergänzt durch den Einsatz mehrerer Ätzschritte mit hohem Aspektverhältnis und seitlichen Aussparungen, die in vielerlei Hinsicht eine Herausforderung darstellen. Darüber hinaus dürfte das Füllen der vertikalen Löcher und der seitlichen Hohlräume mit Liner, Dielektrika und Metallen mindestens so anspruchsvoll sein wie heute bei der 3D-NAND-Flash-Technologie.

Da Ihr Team praktisch alle verfahrens- und materialbezogenen Forschungen am Imec durchführt, kommen wir zu einem anderen Thema: Wie trägt das Imec zu einer nachhaltigeren Produktion bei?

Heute macht die IC-Herstellung schätzungsweise 0,1 Prozent der weltweiten Emissionen aus. Aufgrund der zunehmenden Komplexität fortschrittlicher Technologieknoten wird sich der mit der Herstellung von Logiktechnologien verbundene CO2-Ausstoß in den nächsten 10 Jahren jedoch voraussichtlich verdoppeln. Gleichzeitig wird das Gesamtvolumen der produzierten Wafer voraussichtlich um etwa acht Prozent pro Jahr zunehmen. Wenn wir nichts unternehmen, werden sich die mit der IC-Herstellung verbundenen Emissionen im nächsten Jahrzehnt vervierfachen. Gemäß dem Pariser Abkommen sollen alle Industriesektoren ihre Emissionen in jedem Jahrzehnt halbieren. Mit anderen Worten: Im Szenario des „Nichtstuns“ wird unsere Branche um den Faktor acht vom Ziel abweichen.

Nichtstun ist keine Option: Mit der IC-Herstellung verbundene CO2-Emissionen müssen deutlich sinken

Aus diesem Grund ist Nachhaltigkeit ein wichtiger Pfeiler der Forschung von Imec. Wir haben unser Programm für nachhaltige Halbleitertechnologien und -systeme, englisch: Sustainable Semiconductor Technologies and Systems oder SSTS, ins Leben gerufen. Hier setzt sich die gesamte Lieferkette zusammen, um gemeinsam das Ziel zu erreichen, dass bei der Herstellung von Chips keine Emissionen mehr anfallen. Um die Umweltauswirkungen einer generischen Halbleiterfabrik mit hohem Volumen zu quantifizieren, bauen wir eine virtuelle Fabrik auf, Imec.netzero genannt. Die entwickelten Modelle werden durch Partnerschaften mit Ausrüstungs- und Materiallieferanten kontinuierlich überprüft und validiert.

Auf der bevorstehenden SPIE-Konferenz Advanced Lithography and Patterning werden wir eine quantitative Bewertung der Auswirkungen der Strukturierung auf die Kohlenstoffemissionen bei der modernen IC-Fertigung vorstellen. Es wurden Bereiche mit großen Auswirkungen identifiziert, für die wir in unserer eigenen Fabrik Lösungen suchen. Beispiele hierfür sind der geringere Einsatz von fluorierten Ätzgasen, der geringere Wasserverbrauch, das Recycling seltener Materialien, die Rückgewinnung von Wasserstoff und Lithografieprozesse mit geringerer Dosis.

Die Berücksichtigung der Umweltauswirkungen bei der Entwicklung zukünftiger Technologien mag als schwierige, vielleicht sogar entmutigende Aufgabe erscheinen. Das ist sie auch. Aber wir können es schaffen. Unsere Branche ist für ihre Kreativität und Innovation bekannt, und jetzt kommt ein weiteres Entwicklungsziel hinzu: die Verringerung der Umweltauswirkungen. (me)

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